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[Engineering] 스탑워치 VHDL 설계

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작성일 23-04-14 12:53

본문

공학,스탑워치 VHDL 설계

entity stop is

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity stop is PORT( CLK : in std_logic; SW_A : in std_logic; SW_B : in std_logic; SW_C : in std_logic; SW_D : in std_logic;

signal Sec : integer range 0 to 59;

SW_C : in std_logic;
signal SW_F_Q1, SW_F_Q2 : std_logic;
architecture arc of D_Clock is

signal cnt : integer range 0 to 999;
use ieee.std_logic_1164.all;
end D_Clock;

signal Hour : integer range 0 to 23;
use ieee.std_logic_unsigned.all;
signal Min : integer range 0 to 59;

SW_B : in std_logic;
signal SW_D_Q1, SW_D_Q2 : std_logic;
PORT(
signal dot : std_logic_vector(7 downto 0);--dot display(0 or 80)
[Engineering] 스탑워치 VHDL 설계
signal SW_E_Q1, SW_E_Q2 , DEC : std_logic;
signal seg_data5, seg_data6 : std_logic_vector(7 downto 0);--Min
SW_A : in std_logic;
설명
signal seg_data7, seg_data8 : std_logic_vector(7 downto 0);--sec
signal Mode : std_logic_vector(2 downto 0) := 000;

CLK : in std_logic;

library ieee;

signal seg_data3, seg_data4 : std_logic_vector(7 downto 0);--Hour
signal SW_B_Q1, SW_B_Q2 : std_logic;
레포트 > 공학,기술계열

signal SW_A_Q1, SW_A_Q2, GO : std_logic;
signal SW_C_Q1, SW_C_Q2 , INC : std_logic;

순서

SW_D : in std_logic;

use ieee.std_logic_arith.all;

Download : [공학] 스탑워치 VHDL 설계.hwp( 83 )

다.

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